如果只有一个板子A,那么这个反射回到源器件,反射回来,这就是over/undershoot,你现在多个板子时钟线连一起,那么A板反射信号会travel到B板FPGA输入,与时钟源来的信号叠加,反射信号有一点延迟,在传输线上电子信号按光速传输,但是对于高速信号,光速在几寸铜线上的延迟也要考虑的,我画在右上角,红线是两个信号叠加的情形,那么如波形所示上跳沿就会吃掉一点,形成一个glitch,这很麻烦,过去的低速FPGA器件,可能对这个glitch不敏感,反应不过来,反而没事,新器件速度高,会把这个glitch当作一个时钟,那么你的电路就误动作了。
更好的(或者说正确的)时钟分配设计是给每个负载(板子)单独的时钟线,布线是point to point,我在图下部画了,用buffer把各个时钟隔离开,74LVT244之类的,buf输入的分叉要很短,把上面所说的反射效应减小最低。Buffer的输出一般驱动能力很强,那么还会出现over/undershoot,这种冲击很不好,除了上面大师说的电磁辐射/干扰EMI需要考虑,这些冲击长期作用接收器件,输入端长期接收高于供电电压或低于地电压的信号,会逐渐损坏,影响寿命。所以在时钟传输线上都要加串行电阻,使得传输线阻抗与负载接收器输入阻抗匹配,减小反射,消除over.undershoot。
我觉得你的时钟可能是优先级较高,需要解决的问题。仅供参考。
俺不在大多地方,打电话不方便,抱歉